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【EDA软件】【联合Modelsim仿真使用方法】

news 来源：原创 2025/6/8 9:44:19

背景

业界EDA工具仿真功能是必备的，例如Vivado自带仿真工具，且无需联合外部仿真工具，例如MoodelSim。 FUXI工具仿真功能需要联合Modelsim，才能实现仿真功能。

方法一：FUXI联合ModelSim

1 添加testbench文件

新建top_tb.v文件，可以新建一个sim文件夹，把tb文件保存在里面。

Porject Manager->Add Sources->Add or create simulation sources->Create File，创建top_tb.v，创建后界面如图1：

图1

2 编写仿真代码并保存

top.v只输出了led这个信号，所以仿真代码比较简单，如图1，top.v代码如下所示：

// ============================================================
//
// Company:
// Engineer:
//
// Create Date: 05/14/2025 10:43:05   
// Design Name:
// Module Name: top
// Project Name:
// Target Devices:
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
// ============================================================
module top #(parameter  ADDR_WIDTH   = 10     ,parameter  DATA_WIDTH   = 16
)(output  reg     led
);localparam  DEPTH = (1 << ADDR_WIDTH);
localparam  CNT_THD = 11'd10;wire                        inner_osc_clk               ; // 80MHZ
wire                        mcu_clk                     ;
wire                        fpga_clk                    ;
wire                        pll_locked                  ;
wire                        sys_rst_n                   ;
wire                        por_locked                  ;wire                        clk                         ;
wire                        rst_n                       ;wire                        we                          ;
wire    [ADDR_WIDTH-1:0]    addr                        ;
wire    [DATA_WIDTH-1:0]    d_data                      ;
wire    [DATA_WIDTH-1:0]    q_data                      ;reg     [DATA_WIDTH-1:0]    memory      [DEPTH-1:0]     ;
reg     [DATA_WIDTH-1:0]    wr_data                     ;
reg     [DATA_WIDTH-1:0]    rd_data                     ;
reg     [ADDR_WIDTH-1:0]    wr_addr                     ;
reg     [ADDR_WIDTH-1:0]    rd_addr                     ;
wire                        wr_en                       ;
wire                        rd_en                       ;reg     [10:0]              wr_cnt                      ;
reg     [10:0]              rd_cnt                      ;reg                         we_1ff                      ;
reg                         rd_en_1ff                   ;oscillator_v1 u_oscillator_v1(.clkout     (  inner_osc_clk    )
);pll_v1 u_pll_v1(.clkin0     (   inner_osc_clk   ), // i.locked     (   pll_locked      ), // o.clkout0    (   fpga_clk        ), // o.clkout1    (                   )  // o
);por_v1_1 u_por_v1_1(.O          (   por_locked      )
);assign  sys_rst_n = pll_locked & por_locked;assign  clk = fpga_clk;
assign  rst_n = sys_rst_n;/*First Write*/
always @ (posedge clk or negedge rst_n) beginif (!rst_n) beginwr_cnt <= 11'd0;endelse if (wr_cnt < CNT_THD) beginwr_cnt <= wr_cnt + 1'b1;endelse;
end/*Write Full, then Read*/
always @ (posedge clk or negedge rst_n) beginif (!rst_n) beginrd_cnt <= 11'd0;endelse if (rd_en & (rd_cnt < CNT_THD)) beginrd_cnt <= rd_cnt + 1'b1;endelse;
endassign we = wr_cnt < CNT_THD ? 1'b1 : 1'b0;assign  wr_en = (we & (wr_cnt < CNT_THD)) ? 1'b1 : 1'b0;
assign  rd_en = ((~we) & (rd_cnt < CNT_THD)) ? 1'b1 : 1'b0;/*Memory Write Address Option*/
always @ (posedge clk or negedge rst_n) beginif (!rst_n) beginwr_addr <= {ADDR_WIDTH{1'b0}};endelse if (wr_en) beginwr_addr <= wr_addr + 1'b1;endelse;
end/*Memory Read Address Option*/
always @ (posedge clk or negedge rst_n) beginif (!rst_n) beginrd_addr <= {ADDR_WIDTH{1'b0}};endelse if (rd_en) beginrd_addr <= rd_addr + 1'b1;endelse;
end/*Set Write Data Value*/
always @ (posedge clk or negedge rst_n) beginif (!rst_n) beginwr_data <= {DATA_WIDTH{1'b0}};endelse if (wr_en) beginwr_data <= wr_data + 1'b1;endelse;
end/*Memory Write Data Option*/
always @ (posedge clk or negedge rst_n) begin : MEM_WRITEinteger i;if (!rst_n) beginfor (i = 0; i < DEPTH; i = i + 1) beginmemory[i] <= {DATA_WIDTH{1'b0}};endendelse if (wr_en) beginmemory[wr_addr] <= wr_data;endelse;
end/*Memory Read Data Option*/
always @ (posedge clk or negedge rst_n) beginif (!rst_n) beginrd_data <= {DATA_WIDTH{1'b0}};endelse if (rd_en) beginrd_data <= memory[rd_addr];endelse;
endalways @ (posedge clk or negedge rst_n) beginif(!rst_n) beginwe_1ff <= 1'b0;rd_en_1ff <= 1'b0;endelse beginwe_1ff <= we;rd_en_1ff <= rd_en;end
endalways @ (posedge clk or negedge rst_n) beginif(!rst_n) beginled <= 1'b1;endelse if (we) beginled <= 1'b0;endelse if ((~we_1ff) & rd_en_1ff) beginif (&(rd_data ^~ q_data)) beginled <= 1'b1;endelse beginled <= 1'b0;endend
endassign d_data = wr_data;
assign addr = we ? wr_addr : rd_addr;
assign ce = ((wr_cnt < CNT_THD) || (rd_cnt < CNT_THD)) ? 1'b1 : 1'b0;emb_v1 emb_v1_SP (.clk        (   clk             ),.rstn       (   rst_n           ),.ce         (   ce              ), // i.we         (   we              ), // i.a          (   addr            ), // i.d          (   d_data          ), // i.q          (   q_data          )  // o
);endmodule

以上代码比较简单，通过寄存器搭建Memory，实现单端口RAM，以此验证单端口RAM IP。

3 设置仿真内容

3.1 设置Modelsim路径

Options->Simulation->ModelSim Path，路径为Modelsim的安装路径，一般为XXXX\Modelsim_10.5\win64；

3.2 设置Test Bench的Module name

Options->Simulation->ModelSim Path->Top Module Name of Test Bench，填写Module name；

3.3 设置Design Top的Module name

Options->Simulation->ModelSim Path->Instance Name of Design Top Module，填写Module name；

3.4 设置Test Bench Files

Options->Simulation->ModelSim Path->Test Bench Files，添加编写的仿真文件。

3.5 设置Modelsim *.do File

Options->Simulation->ModelSim Path->Modelsim *.do File，添加*.do文件。

暂时不好使，不推荐使用。

设置结果如图2：

图2

4 开始仿真

Flow->Simulation->RTL Simulation，最后点击RTL Simulation，如图3，开始仿真。

图3

自动会联合Modelsim工具，并弹出Modelsim的工具界面。

5 缺点

5.1 弹出界面后，需要手动进行run -all或者点击按钮，且没有固定的仿真时间，需要手动停止；

5.2 弹出界面只有top_tb的信号，需要手动自行添加信号，再运行；

5.3 修改文件需要从新执行4，比较浪费时间。

6 优点

FUXI可以很快的检查出文件的语法错误。

方法二：脚本构建推荐

与top_tb.v同级目录下，添加三种文件，如图4：

图4

1 files.f

添加需要编译仿真的testbench、 DUT（RTL）文件

内容如下：

top_tb.v
//rtl 仿真
D:/02_Fuxi/2025-03-28-win64-rel-99/data/lib/p0_sim.v
../src/ip/pll_v1.v
../src/ip/por_v1_1.v
../src/ip/oscillator_v1.v
../src/ip/emb_v1.v
../src/top.v

以上涉及1个问题，需要知道仿真模型；这个后续罗列出来。

2 start.do

汇总编译、波形设置的命令

#1 Create and Map the work lib
vlib work
vmap work work#2  Now compile all the files
vlog -64 -sv +acc -incr +define+SIM -timescale 1ns/1ns -work work -f files.f -l rtl.log#3  Start the simulator, log all waveforms, load wave file and run
vsim -voptargs="+acc" -sva +define+SIM -c work.top_tb -l sim.log -wlfdeleteonquit#4 Set the window types
view wave
view structure
view signals#5 Add signals or signals group to view wave
add wave -divider "System"
add wave -radix hexadecimal -group "System" top_tb/u_top/clk 
add wave -radix hexadecimal -group "System" top_tb/u_top/rst_nadd wave -divider "Memery Option"
add wave -radix hexadecimal -group "Memery" top_tb/u_top/mem_wr_en
add wave -radix hexadecimal -group "Memery" top_tb/u_top/mem_wr_addr
add wave -radix hexadecimal -group "Memery" top_tb/u_top/mem_wr_data
add wave -radix hexadecimal -group "Memery" top_tb/u_top/mem_rd_en
add wave -radix hexadecimal -group "Memery" top_tb/u_top/mem_rd_addr
add wave -radix hexadecimal -group "Memery" top_tb/u_top/mem_rd_dataadd wave -divider "EMB Option"
add wave -radix hexadecimal -group "EMB" top_tb/u_top/emb_wr_en
add wave -radix hexadecimal -group "EMB" top_tb/u_top/emb_wr_addr
add wave -radix hexadecimal -group "EMB" top_tb/u_top/emb_wr_data
add wave -radix hexadecimal -group "EMB" top_tb/u_top/emb_rd_en
add wave -radix hexadecimal -group "EMB" top_tb/u_top/emb_rd_addr
add wave -radix hexadecimal -group "EMB" top_tb/u_top/emb_rd_dataadd wave -radix hexadecimal top_tb/u_top/led #6 Set run Time
run 40ms

以上主要包含了6部分的设置。

3 批处理文件

如：run_sim.bat

echo pause  ::删除Modelsim生成的相关文件
RD work /s /q
DEL transcript vsim.wlf /qvsim -do start.do 
pause

通过批处理文件，调用start.do进行仿真。

4 优点

4.1 文件修改后，只需要在Modelsim CLI界面执行do start.do；

4.2 编辑start.do，添加需要观察的信号，进行波形观察。

5 缺点

修改文件需要编译才能知道文件的语法有错误，这稍微一点好时间可以接受。

因此可以联合FUXI，通过检查语法，当无语法错误后，进行编译仿真。

举例：

下图是结合方法1和方法2的优点，对单端口RAM的仿真结果。

例子连接：待上传。

【EDA软件】【联合Modelsim仿真使用方法】

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【springcloud学习(dalston.sr1)】Zuul路由访问映射规则配置及使用（含源代码）（十二）

该系列项目整体介绍及源代码请参照前面写的一篇文章【springcloud学习(dalston.sr1)】项目整体介绍（含源代码）（一） springcloud学习（dalston.sr1）系统文章汇总如下： 【springcloud学习(dalston…...

编程日记 2025/5/18 13:17:31

STM32IIC协议基础及Cube配置

STM32IIC协议基础及Cube配置一，IC协议简介1，核心特点2，应用场景二，IC协议基础概念1，总线结构2，主从架构3，设备寻址4，起始和停止条件5，数据传输6，应答机制三…...

编程日记 2025/5/30 0:31:08

Python异常模块和包

异常当检测到一个错误时，Python解释器就无法继续执行了，反而出现了一些错误的提示，这就是所谓的“异常”, 也就是我们常说的BUG 例如：以r方式打开一个不存在的文件。 f open(‘python1.txt’,‘r’,encoding‘utf-8’) 当我们…...

编程日记 2025/5/22 21:01:04

每日算法刷题Day9 5.17:leetcode定长滑动窗口3道题，用时1h

9. 1652.拆炸弹(简单，学习) 1652. 拆炸弹 - 力扣（LeetCode） 思想为了获得正确的密码，你需要替换掉每一个数字。所有数字会同时被替换。如果 k > 0 ，将第 i 个数字用接下来 k 个数字之和替换。如果 k < 0…...

编程日记 2025/6/2 8:32:06

题单：递归求和

宣布一个重要的事情，我的洛谷有个号叫题目描述给一个数组 a:a[0],a[1],...,a[n−1]a:a[0],a[1],...,a[n−1] 请用递归的方式出数组的所有数之和。提示：递推方程 f(x)f(x−1)a[x]f(x)f(x−1)a[x]; 输入格式第一行一个正整数 n (n≤100)n (n≤100)…...

编程日记 2025/5/18 13:12:14

手动实现 Transformer 模型

本文使用 Pytorch 库手动实现了传统 Transformer 模型中的多头自注意力机制、残差连接和层归一化、前馈层、编码器、解码器等子模块，进而实现了对 Transformer 模型的构建。 """ Title: 解析 Transformer Time: 2025/5/10 Author: Michael Jie &quo…...

编程日记 2025/6/1 0:33:20

【鸿蒙开发避坑】使用全局状态变量控制动画时，动画异常甚至动画方向与预期相反的原因分析以及解决方案

【鸿蒙开发避坑】使用全局状态变量控制动画，动画异常甚至动画方向相反的原因分析以及解决方案一、问题复现1、问题描述2、问题示意图二、原因深度解析1、查看文档2、调试3、原因总结：（1）第一次进入播放页面功能一切正常的原因&a…...

编程日记 2025/5/18 13:11:11

天拓四方锂电池卷绕机 PLC 物联网解决方案

近年来，锂电制造行业作为新能源领域的核心支柱产业，呈现出迅猛发展的态势，市场需求持续高涨。在此背景下，行业内对产品质量、生产效率以及成本控制等方面提出了更为严苛的要求。锂电制造流程涵盖混料、涂布、辊压、分切、制片、卷…...

编程日记 2025/5/18 13:11:09

RFID系统：技术解析与应用全景

一、技术架构与运行逻辑 RFID（Radio Frequency Identification）系统通过无线电波实现非接触式数据交互，其核心由三部分组成： 电子标签（Tag）： 无源标签：依赖读写器电磁场供电&…...

编程日记 2025/6/2 4:40:50

hbuilderX 安装Prettier格式化代码

一、打开插件安装搜索输入：Prettier 安装后，重启hbuilderX ，再按AltShiftF 没安装Prettier格式化： import {saveFlow,getTemplate } from "../../api/flowTemplate.js"; 安装Prettier格式化后： import …...

编程日记 2025/5/25 13:00:10

Python-92：最大乘积区间问题

问题描述小R手上有一个长度为 n 的数组 (n > 0)，数组中的元素分别来自集合 [0, 1, 2, 4, 8, 16, 32, 64, 128, 256, 512, 1024]。小R想从这个数组中选取一段连续的区间，得到可能的最大乘积。你需要帮助小R找到最大乘积的区间，并输出这…...

编程日记 2025/5/18 13:10:05

Compose笔记(二十三)--多点触控

这一节主要了解一下Compose中多点触控，在Jetpack Compose 中，多点触控处理需要结合Modifier和手势API来实现，一般通过组合 pointerInput、TransformableState 和 TransformModifier 来创建支持缩放、旋转和平移的组件。一、 API 1. Pointer…...

编程日记 2025/5/18 13:09:01

2025.05.17淘天机考笔试真题第一题

📌 点击直达笔试专栏 👉《大厂笔试突围》 💻 春秋招笔试突围在线OJ 👉 笔试突围OJ 01. 魔法棋盘构造问题描述 LYA 正在设计一款魔法棋盘游戏。游戏棋盘由 2 n 2 \times n...

编程日记 2025/5/18 13:07:58

python的漫画网站管理系统

目录技术栈介绍具体实现截图![在这里插入图片描述](https://i-blog.csdnimg.cn/direct/0ed2084038144499a162b3fb731a5f37.png)![在这里插入图片描述](https://i-blog.csdnimg.cn/direct/a76a091066f74a80bf7ac1be489ae8a8.png)系统设计研究方法：设计步骤设计流程核…...

编程日记 2025/5/27 0:42:40

背景

方法一：FUXI联合ModelSim

1 添加testbench文件

2 编写仿真代码并保存

3 设置仿真内容

4 开始仿真

5 缺点

6 优点

方法二：脚本构建 推荐

1 files.f

2 start.do

3 批处理文件

4 优点

5 缺点

举例：

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方法二：脚本构建推荐