FPGA入门:状态机思想编程
一、状态机思想编写流水灯
1、状态机思想的概念
状态机思想是一种用于描述和处理具有多个状态以及状态之间转换关系的系统的思维方式。以下是对其主要概念、应用场景和优势的介绍:
主要概念
状态:指系统在某一时刻的状况或条件。例如,在一个交通灯系统中,红灯、绿灯、黄灯就是不同的状态。
状态转换:系统从一个状态转变到另一个状态的过程。状态转换通常由特定的事件或条件触发。例如,在交通灯系统中,当设定的倒计时结束时,交通灯可能从绿灯状态转换为黄灯状态。
事件:可以触发状态转换的外部或内部发生的事情。例如,在一个自动售货机系统中,投入硬币、选择商品等操作都可以看作是事件,它们会引发自动售货机从一个状态转换到另一个状态,如从等待购买状态转换到出货状态。
动作:在状态转换过程中或者处于某个状态时执行的操作。例如,自动售货机在出货状态时,会执行弹出商品的动作。
2、状态机思想的优势
清晰的逻辑结构:能够将复杂的系统行为分解为多个简单的状态和明确的转换规则,使系统的逻辑更加清晰,易于理解和设计。
可维护性高:当系统需求发生变化时,只需要修改相应的状态或转换规则,而不会对整个系统造成太大的影响,便于系统的维护和升级。
错误处理方便:可以在状态机中定义各种错误状态和相应的处理机制,当系统出现异常情况时,能够快速地进入错误处理状态,采取相应的措施,提高系统的稳定性和可靠性。
3、流水灯程序
流水灯代码:
module water_led (input clk, // 输入时钟(50 MHz)input rst_n, // 复位信号(低电平有效)input pause_sw, // 暂停开关(高电平暂停,低电平运行)output reg [5:0] led // 输出 6 个 LED
);
parameter T = 50_000_000; // 计数器最大值,用于生成 1 秒定时
reg [2:0] cstate; // 现态
reg [2:0] nstate; // 次态
// 状态划分
localparam state_led0 = 0; // LED0 亮
localparam state_led1 = 1; // LED1 亮
localparam state_led2 = 2; // LED2 亮
localparam state_led3 = 3; // LED3 亮
localparam state_led4 = 4; // LED4 亮
localparam state_led5 = 5; // LED5 亮
reg [25:0] cnt = 0; // 计时器赋初值为 0
// 计数器模块
always @(posedge clk or negedge rst_n) beginif (!rst_n)cnt <= 0; // 按下复位键,清零else if (cnt == T - 1) // 计时器达到最大值,清零重新计数cnt <= 0;else if (!pause_sw) // 如果未暂停,计数器继续计数cnt <= cnt + 1;
end
// 第一段:现态跟随次态,时序逻辑,非阻塞赋值
always @(posedge clk or negedge rst_n) beginif (!rst_n)cstate <= state_led0; // 复位键被按下,当前状态设置为 LED0 亮else if (!pause_sw) // 如果未暂停,更新状态cstate <= nstate;
end
// 第二段:组合逻辑,阻塞赋值
always @(*) beginif (!rst_n)nstate = state_led0; // 复位时回到初始状态elsecase (cstate)state_led0: beginif (cnt == T - 1) // 该状态持续时间为 1 秒,1 秒后跳转到下一个状态nstate = state_led1;elsenstate = state_led0;endstate_led1: beginif (cnt == T - 1)nstate = state_led2;elsenstate = state_led1;endstate_led2: beginif (cnt == T - 1)nstate = state_led3;elsenstate = state_led2;endstate_led3: beginif (cnt == T - 1)nstate = state_led4;elsenstate = state_led3;endstate_led4: beginif (cnt == T - 1)nstate = state_led5;elsenstate = state_led4;endstate_led5: beginif (cnt == T - 1)nstate = state_led0;elsenstate = state_led5;enddefault: nstate = state_led0; // 默认状态endcase
end
// 第三段:跟随状态输出
always @(posedge clk or negedge rst_n) beginif (!rst_n)led <= 6'b000001; // 复位时点亮第一个 LEDelsecase (cstate)state_led0: led <= 6'b000001;state_led1: led <= 6'b000010;state_led2: led <= 6'b000100;state_led3: led <= 6'b001000;state_led4: led <= 6'b010000;state_led5: led <= 6'b100000;default: led <= 6'b000001; // 默认状态endcase
end
endmodule
演示:
二、 CPLD和FPGA芯片的主要技术区别
1、技术区别:
结构CPLD 内部由可编程逻辑单元、可编程互连和 I/O 单元组成,结构相对简单,主要通过等长度的互连线资源实现逻辑功能。FPGA 内部由可配置逻辑块(CLB)、可编程输入 / 输出块(IOB)和可编程互连矩阵组成,结构更为复杂,采用长度不等的多段分布式互连。
集成度:CPLD 的集成度通常较低,大多为几千门或几万门的芯片规模。FPGA 的集成度较高,可以达到几十万门甚至更高的规模。
互连结构:CPLD 采用等长度的互连线资源,延时相等。FPGA 采用长度不等的多段分布式互连,布线灵活,但延时与系统布局、布线有关。
配置与安全性CPLD 的配置芯片掉电后不丢失,不需要外挂配置芯片,安全性相对较高。FPGA 采用 SRAM 技术进行配置,配置在掉电后会丢失,需要一个外部配置芯片,保密性略差于 CPLD。
时序延时:CPLD 的连续式布线结构决定了它的时序延时是均匀和固定的。FPGA 采用的分段式布线结构造成了延时不固定。
功耗:由于 FPGA 采用了分布式结构,其功耗相对较高。CPLD 采用了简单的逻辑单元和互连结构,功耗相对较低。
2、应用场景
CPLD:
控制逻辑:常用于各种控制电路中,如工业自动化控制、汽车电子中的简单控制功能等,能够稳定地实现各种逻辑控制功能,对时序要求不特别苛刻的场景。
简单数字电路:适用于实现一些规模较小、逻辑相对简单的数字电路,如计数器、译码器、编码器等,这些电路对资源需求较少,CPLD 可以很好地满足其要求。
对保密性要求高的电路:由于其配置数据不易丢失且相对安全,在一些对保密性有较高要求的电路中,如某些军事应用、安全控制电路等,CPLD 可能会更受青睐。
FPGA:
数字信号处理:在数字信号处理领域,如音频、视频信号处理,以及通信领域中的信道编码、解码等方面有广泛应用,其丰富的逻辑资源和灵活的布线结构能够实现复杂的数字信号处理算法。
图像处理:可用于图像的滤波、增强、识别等处理,能够并行处理大量的图像数据,满足图像处理对高速、实时性的要求。
原型验证:在集成电路设计中,常作为 ASIC 的原型验证平台,方便快速地对设计进行验证和修改,缩短设计周期,降低成本。
数据中心:在数据中心中用于数据的高速处理、加密解密、网络数据包的处理等,其可重构性和高性能能够适应不断变化的业务需求和数据处理要求。
人工智能与机器学习:可以实现一些人工智能算法和机器学习模型的硬件加速,如卷积神经网络等,通过并行计算提高运算效率。
三、hdlbitsFPGA教程网站组合逻辑练习
网址:https://hdlbits.01xz.net/wiki/Main_Page
1、接地:
module top_module (output out);endmodule
2、异或门
module top_module (input in1,input in2,input in3,output out);endmodule
3、真值表
module top_module( input x3,input x2,input x1, // three inputsoutput f // one output
);wire and1 = (~x3 & x2 & ~x1);wire and2 = (~x3 & x2 & x1);wire and3 = (x3 & ~x2 & x1);wire and4 = (x3 & x2 & x1);assign f = and1 | and2 | and3 | and4;
endmodule
4、2位相等
用Verilog语言实现:创建一个具有两个 2 位输入 A[1:0] 和 B[1:0] 的电路,并生成一个输出 z。如果 A = B,则 z 的值应为 1,否则 z 应为 0。
module top_module ( input [1:0] A, input [1:0] B, output z ); assign z = (A == B) ? 1'b1 : 1'b0;
endmodule
5、简单电路A
模块A应该实现函数z = (x^y) & x。实现此模块。
module top_module (input x, input y, output z);
assign z = (x ^ y) & x;
endmodule
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