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#SVA语法滴水穿石# (000)断言基本概念和背景

一、前言

    随着数字电路规模越来越大、设计越来越复杂,使得对设计的功能验证越来越重要。首先,我们要明白为什么要对设计进行验证?验证有什么作用?例如,在用FPGA进行设计时,我们并不能确保设计出来的东西没有功能上的漏洞,因此在设计后我们都会对其进行验证仿真。换句话说,验证的目的是彻底地验证被测设计以确保设计没有功能上的缺陷。而即将介绍的SystemVerilog断言便是一门重要的验证技术,它可以尽早发现设计的缺陷以及提高验证的效率。

二、基本概念

1、什么是断言

    断言是设计属性的描述。而断言可以从设计的功能描述中推知,然后转换成断言。那么断言是如何表现的呢?当一个被检查的属性不像我们期望的那样表现时,则该断言失败;当一个禁止在设计中出现的属性发生时,则该断言失败。

2、为什么要使用SystemVerilog断言?

 Verilog HDL也能实现断言,但其存在不足之处:

  • Verilog HDL是一种过程语言&#

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