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uvm sequence

news 来源：原创 2025/7/16 22:37:43

UVM Sequence 是验证环境中生成和控制事务（Transaction）流的核心机制，它通过动态生成、随机化和调度事务，实现灵活多样的测试场景。以下是Sequence的详细解析：

Sequence 的核心作用

事务流生成：通过 uvm_sequence 类定义事务的生成逻辑（如顺序、随机化、约束）。
场景控制：支持层次化、并发、优先级调度等复杂场景。
复用性：可跨测试用例复用，提升验证效率。
动态配置：通过Factory机制替换Sequence，快速切换测试模式。

Sequence 的基本结构

Sequence继承自 uvm_sequence 类，需定义 body() 任务实现事务流逻辑。

1. 定义与注册

class basic_sequence extends uvm_sequence;`uvm_object_utils(basic_sequence)  // 注册到Factory// 构造函数（可选）function new(string name = "basic_sequence");super.new(name);endfunction// 核心方法：定义事务生成逻辑virtual task body();// 生成并发送事务endtask
endclass

2. 生成事务的典型流程

task body();my_transaction tr;  // 定义事务对象repeat(10) begin// 创建事务对象tr = my_transaction::type_id::create("tr");// 启动事务发送流程start_item(tr);    // 请求Sequencer的仲裁权限assert(tr.randomize());  // 随机化事务finish_item(tr);   // 发送事务到Driverend
endtask

Sequence 的关键机制

1. 与 Sequencer 和 Driver 的交互

Sequencer：仲裁Sequence的优先级，管理事务发送顺序。
Driver：通过 get_next_item() 获取事务，驱动到DUT。
数据流：
```
Sequence -> Sequencer -> Driver -> DUT
```

2. 事务发送方法

uvm_do 宏：简化事务创建、随机化和发送流程。

task body();repeat(5) begin`uvm_do(tr)  // 等价于：create -> start_item -> randomize -> finish_itemend
endtask

uvm_do_with 宏：添加内联约束。

`uvm_do_with(tr, { tr.addr inside {[0x100:0x200]}; })

3. 层次化 Sequence

嵌套调用：一个Sequence可以启动其他Sequence。

task body();// 启动另一个Sequence（如配置寄存器的Sequence）config_sequence seq = config_sequence::type_id::create("seq");seq.start(m_sequencer);  // 绑定到当前Sequencer
endtask

4. 虚拟 Sequence（Virtual Sequence）

作用：协调多个Agent的Sequencer，实现跨接口的同步场景。

实现：

定义虚拟Sequence类。
在Test中启动虚拟Sequence，并传递多个Sequencer句柄。

class virtual_sequence extends uvm_sequence;uvm_sequencer eth_seqr;  // 以太网接口Sequenceruvm_sequencer pcie_seqr; // PCIe接口Sequencertask body();forketh_sequence.start(eth_seqr);pcie_sequence.start(pcie_seqr);joinendtask
endclass

Sequence 的高级特性

1. 随机化控制

动态约束：通过 constraint_mode() 动态启用/禁用约束。

tr = my_transaction::type_id::create("tr");
tr.valid_addr.constraint_mode(0);  // 关闭地址约束
assert(tr.randomize());

权重分布：使用 dist 控制字段的随机概率。

constraint wr_ratio {wr_en dist {1 := 70, 0 := 30};  // 70%写操作，30%读操作
}

2. 同步与等待

事件同步：使用 uvm_event 实现跨Sequence同步。

uvm_event sync_event = new();// Sequence A
task body();// ... 执行操作sync_event.trigger();  // 触发事件
endtask// Sequence B
task body();sync_event.wait_trigger();  // 等待事件
endtask

延迟控制：插入固定或随机延迟。

repeat(3) begin`uvm_do(tr)#10ns;  // 插入延迟
end

3. 优先级与仲裁

优先级设置：通过 start() 方法的参数指定优先级。

high_priority_seq.start(m_sequencer, this, 500);  // 优先级=500（默认=100）

Sequencer仲裁：Sequencer根据优先级调度多个Sequence。

4. Factory 重载

动态替换Sequence：在Test中覆盖默认Sequence类型。

class debug_sequence extends basic_sequence;`uvm_object_utils(debug_sequence)// 添加调试逻辑
endclass// 在Test中替换
initial begindebug_sequence::type_id::set_type_override(basic_sequence::get_type());
end

Sequence 的生命周期方法

pre_body()：在 body() 前执行，用于初始化或配置。
post_body()：在 body() 后执行，用于清理或结束操作。
pre_do() / mid_do() / post_do()：细粒度控制事务发送过程。

task pre_body();`uvm_info("SEQ", "Sequence started", UVM_LOW)
endtasktask post_body();`uvm_info("SEQ", "Sequence completed", UVM_LOW)
endtask

典型应用场景

1. 基础激励生成

class write_sequence extends uvm_sequence;task body();my_transaction tr;repeat(20) begin`uvm_do_with(tr, { tr.wr_en == 1; tr.addr inside {[0x100:0x1FF]}; })endendtask
endclass

2. 协议场景测试

class burst_sequence extends uvm_sequence;task body();// 发送配置命令config_sequence cfg_seq;cfg_seq = config_sequence::type_id::create("cfg_seq");cfg_seq.start(m_sequencer);// 发送突发传输事务`uvm_do_with(tr, { tr.burst_length == 8; })endtask
endclass

3. 错误注入测试

class error_sequence extends uvm_sequence;task body();my_transaction tr;`uvm_do_with(tr, { tr.error == 1; })  // 强制生成错误事务endtask
endclass

调试与最佳实践

日志输出：使用 uvm_info 跟踪Sequence执行状态。

`uvm_info("SEQ", $sformatf("Sent transaction: addr=0x%h", tr.addr), UVM_MEDIUM)

约束调试：使用 rand_mode() 或 constraint_mode() 定位随机化失败问题。
避免全局变量：通过 uvm_config_db 传递配置参数，而非全局变量。
覆盖率导向：结合功能覆盖率分析，优化Sequence的约束。

总结

UVM Sequence 是验证环境中动态生成和控制事务流的核心组件，通过灵活的随机化、层次化设计和同步机制，能够高效构建复杂测试场景。合理使用虚拟Sequence、Factory重载和调试工具，可显著提升验证效率和场景覆盖率。

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