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FGPA学习（二）实现LED流水灯

news 来源：原创 2025/8/8 19:41:21

目录

一、6个LED灯实现流水灯

（一）实验逻辑

1、时钟和复位信号的处理

2、按键停止信号的处理

3、计数器的计数逻辑

4、LED 状态更新逻辑

（二）代码实现

（三）效果展示

二、vscode插件下载及其模块分化

（一）VScode 下载

（二）Verilog编程工具插件下载

（三）LED流水灯模块分化

总结：

一、6个LED灯实现流水灯

（一）实验逻辑

1、时钟和复位信号的处理

（1）时钟信号 (clk)：

  • 代码通过 always 块监听时钟信号 clk 的上升沿。

（2）复位信号 (rst_n)：

当复位信号 rst_n 为低电平时：

  • 计数器 cnt 被重置为 0。

  • LED 灯的状态 led 被设置为 6'b000001（即第一个 LED 亮起）。

2、按键停止信号的处理

停止信号 (stop_n)：

当停止信号 stop_n 为低电平时：

  • 计数器 cnt 保持不变。

  • LED 灯的状态 led 保持不变。

3、计数器的计数逻辑

（1）正常计数：

当复位信号 rst_n 和停止信号 stop_n 均为高电平时，计数器 cnt 开始计数。

（2）计数器溢出处理：

当计数器 cnt 达到 50_000_000 - 1 时（即 1 秒的时钟周期，假设时钟频率为 50 MHz）：

  • 计数器 cnt 被重置为 0。

  • LED 灯的状态 led 进行循环右移一位，实现流水灯效果。

4、LED 状态更新逻辑

（1）流水灯效果：

每次计数器溢出时，LED 状态 led 循环左移一位。

例如：

  • 初始状态：6'b000001

  • 1 秒后：6'b000010

  • 2 秒后：6'b000100

  • 3 秒后：6'b001000

  • 4 秒后：6'b010000

  • 5 秒后：6'b100000

  • 6 秒后：6'b000001（循环回到初始状态）。

（2）回绕逻辑：

当 led 为 6'b100000 时，下一次左移回绕到 6'b000001。

（二）代码实现

module led (input  clk,input  rst_n,input  stop_n,       // 停止信号，低电平有效output reg [5:0] led // 6个LED灯
);parameter TIME_1s = 25_000_000; // 1秒计数值reg [30-1:0] cnt_1s; // 30位计数器// 计数器模块always @(posedge clk or negedge rst_n) beginif (!rst_n)cnt_1s <= 30'b0; // 复位时计数器清零else if (!stop_n)cnt_1s <= cnt_1s; // 暂停时计数器保持不变else if (cnt_1s == TIME_1s - 1)cnt_1s <= 30'b0; // 计数到 TIME_1s 时清零elsecnt_1s <= cnt_1s + 1; // 计数器加1end// LED 状态更新模块always @(posedge clk or negedge rst_n) beginif (!rst_n)led <= 6'b000001; // 复位时 LED 初始状态else if (!stop_n)led <= led; // 暂停时 LED 状态保持不变else if (cnt_1s == TIME_1s - 1) beginif (led == 6'b100000)led <= 6'b000001; // 回绕到初始状态elseled <= {led[4:0], 1'b0}; // 左移一位endendendmodule

引脚配置：

（三）效果展示

fpga流水灯

二、vscode插件下载及其模块分化

（一）VScode 下载

1、打开VScode官网，点击我跳转

2、download下载即可

（二）Verilog编程工具插件下载

1、找到VScode的插件下载图标

2、下载如下两个插件即可

（三）LED流水灯模块分化

1、分频模块

module fenpin (input  clk,input  rst_n,output reg clk_1s
);parameter TIME_1s = 25_000_000; // 1秒计数值reg [30-1:0] cnt_1s; // 30位计数器always @(posedge clk or negedge rst_n) beginif (!rst_n) begincnt_1s <= 30'b0;clk_1s <= 1'b0;end else beginif (cnt_1s == TIME_1s - 1) begincnt_1s <= 30'b0;clk_1s <= ~clk_1s; // 每1秒翻转一次end else begincnt_1s <= cnt_1s + 1;endendendendmodule

2、复位暂停模块

module restart_stop (input  clk_1s,input  rst_n,input  stop_n,output reg [5:0] led
);always @(posedge clk_1s or negedge rst_n) beginif (!rst_n)led <= 6'b000001; // 复位时 LED 初始状态else if (!stop_n)led <= led; // 暂停时 LED 状态保持不变else beginif (led == 6'b100000)led <= 6'b000001; // 回绕到初始状态elseled <= {led[4:0], 1'b0}; // 左移一位endendendmodule

3、顶层模块

module LedBlink (input  clk,input  rst_n,input  stop_n,output [5:0] led
);wire clk_1s;// 实例化分频模块fenpin u_fenpin (.clk(clk),.rst_n(rst_n),.clk_1s(clk_1s));// 实例化复位暂停模块restart_stop u_restart_stop (.clk_1s(clk_1s),.rst_n(rst_n),.stop_n(stop_n),.led(led));endmodule

总结

        本次实验旨在通过FPGA开发实践，熟悉Verilog编程并实现流水灯效果，重点掌握时钟信号在数字设计中的驱动作用、复位信号的初始化功能以及计数器的定时控制方法。通过设计计数器生成定时信号，控制LED灯的顺序点亮，实验不仅巩固了Verilog编程知识，还加深了对时钟、复位信号及计数器在数字电路中关键作用的理解，为后续复杂FPGA设计奠定基础。

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