【数字电路】第六章 时序逻辑电路
一、时序逻辑电路概述
1.逻辑电路的分类
2.时序逻辑电路的一般结构形式
3.时序逻辑电路的描述方法
4.时序逻辑电路按触发器动作特点分类
5.时序逻辑电路按输出信号特点分类
6.常用时序逻辑电路
二、同步时序逻辑电路的分析
1.同步时序逻辑电路的分析方法
TTL触发器允许输入端悬空,悬空时相当于高电平1。
2.状态转换表
3.状态转换图
4.时序图
三、移位寄存器
1.移位寄存器的基本概念
2.移位寄存器电路结构
3.移位寄存器的工作原理
3.4位双向移位寄存器实例74LS194A
四、计数器简介
1.计时器的分类
2.本课程涉及的计数器类型
五、同步二进制加法计数器
1.加法计数的原理
2.T触发器实现输出的翻转
3.通过控制输入状态实现加法计数
4.4位二进制加法电路
该虚线框表示15的状态下会产生一个高电平的进位输出。
5.4位同步二进制加法计数器实例74161
六、同步二进制减法及可逆计数器
1.减法计数的原理
2.通过控制输入状态实现减法计数
3.4位二进制减法电路
4.同步二进制加/减计数器(可逆计数器)
5.单时钟十六进制加/减计数器74LS191
6.双时钟十六进制加/减计数器74LS193
七、同步十进制加法计数器
1.同步十进制加法计数原理
2.同步十进制加法计数电路
T触发器给1信号就会反转,给0就是保持。
和这个芯片的内部连接有关:当1011输出后,会作为反馈再次输入进去,得到次态0110,由此进入循环。
在设计电路的时候只考虑了有效的0-9-0的循环过程,循环内编码变化是正常的加法逻辑,10到15的编码是无效项,输入以后也可以根据状态方程得到输出,但是无效项的输出并不在设计考虑范围内,它们根据电路结构得到的次态并不是正常的加一。
3.十进制同步加法计数器实例74160
八、同步十进制减法及可逆计数器
1.同步十进制减法计数原理
2.同步十进制减法电路
4.同步十进制加/减计数器(可逆计数器)
5.单时钟十进制加/减计数器74LS190
6.双时钟十进制加/减计数器74LS192
7.同步加法计数器总结
同步置数需要等待一个时钟信号才可以实现置数。
8.单时钟可逆计数器总结
9.双时钟可逆计数器总结
九、异步计数器
1.异步二进制加法器
2.异步二进制加法计数器电路
Q0'的上升沿就是Q0的下降沿。
3.异步二进制减法计数器
4.异步二进制减法计数器电路
5.异步十进制加法计数器
6.异步十进制加法计数器电路
7.二-五-十进制异步计数器74LS290
8.异步计数器的特点
十、移位寄存器型计数器
1.移位寄存器型计数器的一般结构
2.环形计数器
3.环形计数器的特点
4. 扭环形计数器
5.扭环形计数器与环形计数器对比
十一、顺序脉冲发生器
1.顺序脉冲发生器的概念及构成方式
2.环形计数器
3.计数器+译码器
4.扭环形计数器+译码器
5.计数器+译码器(+选通脉冲)
十二、序列信号发生器
1.序列信号发生器的概念
2.计数器+数据选择器
3.带反馈逻辑电路的移位寄存器
十三、任意进制计数器的构成方法概述
1.常用进制计数器与任意进制计数器
2.任意进制的构成
3.任意进制计数器构成的三种类型
十四、任意进制计数器M<N的情况
1.M进制计数器的构成思路
2.跳过状态时所使用的输入端
3.跳过状态的原理和方法
个人见解:因为异步置零所需要的时间很短,Sm-1刚刚跳变就直接再次跳变到S0,而我们无法接受到这个信号,所以需要下一个信号,让Sm-1正常,下一个信号跳变。
置数法的初始状态是预置数,可以通过预置数的输入端进行调整,也就是说初始状态可以是任意一个状态。
可以这样理解,异步置位优先级高,本来最后一个脉冲会让状态到Sj+1,但当这个脉冲来的时候,会让本应该Sj+1得数强行异步置数导初状态。
4.任意进制计数器的设计流程
因为Q3一直为0,所以是0101。
十五、任意进制计数器M>N的情况
1.M=N1×N2的情况
2.M>N且M不可分解的情况
十六、同步时序逻辑电路的设计方法
1.逻辑抽象
2.状态化简
3.状态分配
4.选定触发器的类型
5.画出逻辑电路
6.检查电路能否自启动
所有没有用到的电路状态,是否能够自动回到正常工作状态。
注:本文出自对bilibili 王文俊讲电气数字电子技术基础 内容的学习笔记。
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