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同步fifo

news 来源：原创 2025/5/14 2:13:22

同步FIFO

FIFO即是一种先进先出的数据缓存器。同步FIFO指的是数据的写入和读出的时钟是同一个时钟。异步 FIFO 有两个时钟信号，读和写逻辑用的各自的读写时钟。

FIFO没有外部读写地址线，使用起来简单。但是缺点就是只能先入先出，数据地址由内部读写指针自动加1完成。不能像普通存储器那样可以由地址线决定读取或者写入某个指定的地址。

一、同步FIFO的结构

同步FIFO通常包括以下几个关键部分：

存储单元：通常是一个数组或寄存器集合，用来存储数据。
读指针和写指针：用来管理FIFO的数据流。
控制逻辑：负责管理写入和读取操作，确保数据按FIFO的规则进行进出。

二、同步FIFO的工作原理

写入操作（Write）：当数据到达FIFO的写入端时（通常通过控制信号write_enable），数据会被写入到FIFO的存储空间中。如果FIFO已满，写入操作将被暂停，直到空间释放。

读取操作（Read）：当读取端请求数据时（通常通过控制信号read_enable），FIFO将从存储区将最先写入的数据取出，并将其输出。如果FIFO为空，读取操作将被暂停，直到新的数据被写入。

指针管理：同步FIFO通常包含两个指针：

写指针（Write Pointer）：指示下一次数据写入的位置。
读指针（Read Pointer）：指示下一次数据读取的位置。

实现FIFO重要的是如何判断FIFO是空还是满。

当初始化复位时，写指针和读指针都是处于初始地址位置。此时，写指针=读指针。当写满后，写指针绕了一圈，此时写指针和读指针同样处于同一个地址位置。那么如何区分这两种情况呢？一般是扩大一位地址位。例如，本来存储7个数据，只需要3位地址就行。但是现在会扩大一位地址位，用4位地址来存储。

开始的时候，写指针和读指针都指向0_000，此时FIFO为空

当写满后，假如期间一直没有读，那么读指针位于0_000，写指针位于1_000。这样就能根据最高位是否相等来区分这两种情况了。

这种方法叫高位扩展法。

当然你也可以用一个计数器来对存储的数据进行计数。当计数器的值等于0的时候为空，当计数器的值等于FIFO的深度的时候就是满。

三、同步FIFO的Verilog实现

1、计数器法

//计数器法实现同步FIFO
module	sync_fifo_cnt
#(parameter   DATA_WIDTH = 'd8  ,							//FIFO位宽parameter   DATA_DEPTH = 'd16 							//FIFO深度
)
(input									clk		,		//系统时钟input									rst_n	,       //低电平有效的复位信号input		[DATA_WIDTH-1:0]			data_in	,       //写入的数据input									rd_en	,       //读使能信号，高电平有效input									wr_en	,       //写使能信号，高电平有效output	reg	[DATA_WIDTH-1:0]			data_out,	    //输出的数据output									empty	,	    //空标志，高电平表示当前FIFO已被写满output									full	,       //满标志，高电平表示当前FIFO已被读空output	reg	[$clog2(DATA_DEPTH) : 0]	fifo_cnt		//$clog2是以2为底取对数	
);//reg define
reg 	[DATA_WIDTH-1:0]	fifo_mem 	[DATA_DEPTH-1:0];//fifo的存储阵列
reg		[$clog2(DATA_DEPTH)-1:0]	wr_ptr;//写指针
reg		[$clog2(DATA_DEPTH)-1:0]	rd_ptr;//读指针//读操作，更新读地址
always @(posedge clk or negedge rst_n) beginif (!rst_n) beginrd_ptr<=0;// resetdata_out<=0;endelse if (rd_en&&!empty) beginrd_ptr<=rd_ptr+1'b1;data_out<=fifo_mem[rd_ptr];endelse beginrd_ptr<=rd_ptr;end
end//写操作，更新写地址
always @(posedge clk or negedge rst_n) beginif (!rst_n) beginwr_ptr<=0;// resetfifo_mem[wr_ptr]<=0;endelse if (wr_en&&!full) beginwr_ptr<=wr_ptr+1'b1;fifo_mem[wr_ptr]<=data_in;endelse beginwr_ptr<=wr_ptr;end
end//计数器
always @(posedge clk or negedge rst_n) beginif (!rst_n) beginfifo_cnt<=0;// resetendelse if (wr_en&&!rd_en&&!full) beginfifo_cnt<=fifo_cnt+1'd1;endelse if (wr_en&&rd_en) beginfifo_cnt<=fifo_cnt;endelse if (!wr_en&&rd_en&&!empty) beginfifo_cnt<=fifo_cnt-1'd1;endelse if (!wr_en&&!rd_en) beginfifo_cnt<=fifo_cnt;end
end//空满标志判断
assign empty = (fifo_cnt==0)?1'b1:1'b0 ;
assign full = (fifo_cnt==DATA_DEPTH)?1'b1:1'b0 ;endmodule

仿真代码：

`timescale 1ns/1ps
module tb_sync_fifo_cnt (); /* this is automatically generated */// clockreg clk;initial beginclk = 0;forever #(10) clk = ~clk;end// asynchronous resetreg rst_n;initial beginrst_n <= '0;#10rst_n <= '1;endparameter DATA_WIDTH = 'd8;parameter DATA_DEPTH = 'd16;reg         [DATA_WIDTH-1:0] data_in;reg                          rd_en;reg                          wr_en;wire         [DATA_WIDTH-1:0] data_out;wire                          empty;wire                          full;wire [$clog2(DATA_DEPTH) : 0] fifo_cnt;initial begindata_in = 'd0;	wr_en <= 1'b0;rd_en <= 1'b0;repeat(8)begin@(negedge clk)beginwr_en=1;data_in<=$random;endendrepeat(8)begin@(negedge clk)beginwr_en=0;rd_en=1;endendrepeat(4) begin@(negedge clk)begin		wr_en <= 1'b1;data_in <= $random;	//生成8位随机数rd_en <= 1'b0;endend//持续同时对FIFO读写，写入数据为随机数据	forever begin@(negedge clk)begin		wr_en <= 1'b1;data_in <= $random;	//生成8位随机数rd_en <= 1'b1;endendendsync_fifo_cnt #(.DATA_WIDTH(DATA_WIDTH),.DATA_DEPTH(DATA_DEPTH)) inst_sync_fifo_cnt (.clk      (clk),.rst_n    (rst_n),.data_in  (data_in),.rd_en    (rd_en),.wr_en    (wr_en),.data_out (data_out),.empty    (empty),.full     (full),.fifo_cnt (fifo_cnt));endmodule

2、高位扩展法

当最高位不同，但是其他位相同时，表示FIFO被写满了。只可能是写指针多跑了一轮，不可能是读指针多跑了一轮（没有读的数据啊）

当最高位和其他味都相同时，表示FIFO是空的。只可能是读指针追到了写指针，不可能是写指针追到了读指针。也就是说读指针多跑了一轮。所以就是读空了。

module	sync_fifo_ptr
#(parameter   DATA_WIDTH = 'd8  ,								//FIFO位宽parameter   DATA_DEPTH = 'd16 								//FIFO深度
)
(input										clk		,		//系统时钟input										rst_n	,       //低电平有效的复位信号input	[DATA_WIDTH-1:0]					data_in	,       //写入的数据input										rd_en	,       //读使能信号，高电平有效input										wr_en	,       //写使能信号，高电平有效output	reg	[DATA_WIDTH-1:0]				data_out,	    //输出的数据output										empty	,	    //空标志，高电平表示当前FIFO已被写满output										full		    //满标志，高电平表示当前FIFO已被读空
);                                                              //reg define
//用二维数组实现RAM
reg [DATA_WIDTH - 1 : 0]			fifo_buffer[DATA_DEPTH - 1 : 0];	
reg [$clog2(DATA_DEPTH) : 0]		wr_ptr;						//写地址指针，位宽多一位	
reg [$clog2(DATA_DEPTH) : 0]		rd_ptr;						//读地址指针，位宽多一位	//wire define
wire [$clog2(DATA_DEPTH) - 1 : 0]	wr_ptr_true;				//真实写地址指针
wire [$clog2(DATA_DEPTH) - 1 : 0]	rd_ptr_true;				//真实读地址指针
wire								wr_ptr_msb;					//写地址指针地址最高位
wire								rd_ptr_msb;					//读地址指针地址最高位assign {wr_ptr_msb,wr_ptr_true} = wr_ptr;						//将最高位与其他位拼接
assign {rd_ptr_msb,rd_ptr_true} = rd_ptr;						//将最高位与其他位拼接//读操作,更新读地址
always @ (posedge clk or negedge rst_n) beginif (rst_n == 1'b0)rd_ptr <= 'd0;else if (rd_en && !empty)begin								//读使能有效且非空data_out <= fifo_buffer[rd_ptr_true];rd_ptr <= rd_ptr + 1'd1;end
end
//写操作,更新写地址
always @ (posedge clk or negedge rst_n) beginif (!rst_n)wr_ptr <= 0;else if (!full && wr_en)begin								//写使能有效且非满wr_ptr <= wr_ptr + 1'd1;fifo_buffer[wr_ptr_true] <= data_in;end	
end//更新指示信号
//当所有位相等时，读指针追到到了写指针，FIFO被读空
assign	empty = ( wr_ptr == rd_ptr ) ? 1'b1 : 1'b0;
//当最高位不同但是其他位相等时，写指针超过读指针一圈，FIFO被写满
assign	full  = ( (wr_ptr_msb != rd_ptr_msb ) && ( wr_ptr_true == rd_ptr_true ) )? 1'b1 : 1'b0;endmodule

仿真代码采用之前的即可。