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数字后端项目Floorplan常见问题系列专题

news 来源：原创 2025/6/6 18:45:46

今天给大家分享下数字IC后端设计实现floorplan阶段常见问题系列专题。这些问题都是来自于咱们社区IC后端训练营学员提问的问题库。目前这部分问题库已经积累了4年了，后面会陆续分享这方面的问题。希望对大家的数字后端学习和工作有所帮助。

数字IC后端设计实现floorplan及powerplan规划

数字后端floorplan阶段需要添加的boundary cell主要起什么作用？
Boundary cell也称之endcap cell。Boundary cell一般放在在row的两端和memory(IP)的四周。目的是为了保证core区域边界和mem(IP）边界处物理环境的一致性。否则可能会导致timing与K库lib存在偏差（工艺角度）。

Block的形状是不是由顶层确定？block的负责人用initialize_floorplan定义边界时是不是按照TOP给的guide即可？

Block的形状是有顶层Top提供的。目前这次flow中给的是第一次提供到的形状，实际项目中也是不断迭代的过程。如果top或block实现时发现当前的形状不好做，后续会对block的形状进行调整的。所以这是一个配合的过程，所以做项目过程中非常注重沟通交流协作的，不能硬着头皮蛮干。

3.tap cell的位置是如何确定的（第一列tap cell到左边界space为7.4201，tool并未指定这个值），block最右边为何会多补上一列tap cell? MACRO边上为何会补上一列TAP cell，TAP cell的space设到30是不是太密了，DRM里面check 33,按stagger形式的tap可以设到4倍rule required space，是否可以把space设到120？

tapcell添加原则

第一个tapcell的起始位置并没有特别要求。只要block level和top level没有drc即可。Tapcell太密的确会占用点面积。这个值需要进一步看下design manual要求的数值再定。具体计算可以查看下面这个图。

在这里插入图片描述

另外附上传统带tap连接的标准单元结构和tapless 标准单元结构对比图。

tapless标准单元结构和带tap标准单元结构对比

4.FloorPlan阶段如何科学地预估每个Marco的走线资源与走线空间，如何科学地确定Macro的Blockage Halo的大小？是有什么经验值还是有相关的计算公式？

每个marco有个pin数量的，这个通过右键或者查看macro属性就可以知道。然后根据每层metal的最小线宽就可以算出macro区域到底有多少可用于绕线的资源，把这个值与实际需要值做一个差值就大体上知道够不够了。

Blockage或halo的大小一般是经验值，建议取2um。这个主要目的是防止base layer的DRC。

5.根据data flow摆放memory , 请问下data flow 在哪个地方呢，怎样根据data flow 摆放memory (其他基本的原则是知道的) ，及说下如何摆放那些信号的io pin 吧。

Data flow昨天已经发过图片，在ARM floorplan guideline那份文档中也有。
在这里插入图片描述

后续placement做完我们还需要重点查看cpu设计中各大module的分布。如果有分布不符合预期的，我们需要通过添加guide，region这样的物理约束条件来干预工具的placement。

ICC2中摆放pin的命令是：

###remove_individual_pin_constraints

set_individual_pin_constraints -sides -ports -width -length -allowed_layers -offset

place_pins -self -ports

Innovus 摆放pin可以通过GUI来操作： Edit—> pin edit

Innovus中摆放pin的脚本命令是下面这句话。 editPin -pin mcu_top_data_0 -layer M3 -assign ($x $y) -pinWidth 0.10 -pinDepth 0.5 -global_location -fixOverlap 1 -fixedPin 1 -edge 5 -snap TRACK

因此，可以先写出所有的block pin (port)，然后利用perl根据上面的命令来生成一个脚本即可。

今天做了另一版的floorplan，提高了core area 试图解决congestion 问题，但依旧存在1.6%的congestion，通过查阅文章，有人指出低于3% 就可以，在这里我想问下;

存在多少的congestion可以跑通?
check_pg_drc后存在2W余个drc error，其中1.1W为M4 与 blockage overlap 产生，8K为 metal spacing 问题；
关于M4的overlap，在03_pg_pattern的时候将M4 层与macro在M4的pg 相连，既然如此，那么这些violation是否可以被忽略？对于overlap又该如何解决呢?

在这里插入图片描述

Congestion的overflow这里没有绝对的数值标准。为什么呢？因为这是工具global route预估出来的。首先它不一定与detail route很接近，即每个阶段工具估的不一定准确。其次它还与特定的工艺相关，有的工艺overflow接近5%都能绕出来，有的工艺overflow需要控制在3%以内才有机会绕通。最后，它还与这个overflow出现在哪里，是否密集型相关。比如overflow有4%，但是gui一看都几种在一个小区域，那么其实挺好解决的。如果是普遍性，均匀性的那种，那就比较有挑战性。

所以，当面试官要问到这样的问题，需要按照上面的解释来回答。

这些pg的drc需要一个个过一遍。大部分与blockage的都是假的。那问题来了，如果面试官问你，你如何判断真假。比如macro的出pin是M4，我们是通过M8去跟它打孔的，如果我们的孔本身就在它的m4 pin shape内，那么工具报的blockage overlap大概率就是假的。因为这个地方确实是需要打孔而且在pin shape内。如果超出去，还有可能与macro内部的其他M4走线有drc。

这里简单说明下blockage，这里所指的blockage是macro内部对应层的routing blockage。Macro Lef会告诉工具它的出pin，形状大小，还会告诉它内部哪些地方，哪些层是不能走线的。这样就可以避免将来flatten drc报错的情况。

7.关于“请大家在7月28日晚上（本周三）之前根据floorplan guide完成第一版floorplan报告”,请问是只需要做floorplan吗？后面的03_power_routing要做吗？请在详细说一下，方便把握学习进度。

通过initial_floorplan，手工摆放macro和port。这部分是周三要完成的主要内容。后面的power_routing可以按照现有的脚本直接做进去即可。然后下半周研究下整个block到底是如何供电的？比如macro或者每个标准单元都是从哪里拿到电的，这些需要把原理搞清楚。

8.Sram周围是放hard blockage，还是set_keepout_margin ?

Sram/macro周围之所以要放hard blockage是因为怕标准单元里它太近引起DRC，主要是base layer的DRC。一般macro之间如果不想摆放任何标准单元的加一个2um的hard blockage即可，这是经验值，也是安全值。一般有hard blockage后即可。如果发现macro周围有congestion，可能还会考虑加其他类型的。

9.Decap和Endcap需要对macro或者memory包边吗？需要给整个core包边吗？

Decap不需要，decap只是带cap的filler。Endcap一般摆放在row的两端和包着macro摆放，如下图所示。

在这里插入图片描述

10.布局时芯片面积的选取原则是什么？有没有具体数值范围选择可参照？可否举个例子？

Block面积涉及估算的问题，一般都是顶层负责人根据前端提供的逻辑面积和macro(IP)面积来进行估算的。有个经验公式提供给大家。

Size = 标准单元面积/0.65+ macro面积/0.82。其中两个系数分别为标准单元的利用率和macro的利用率。

如果要估算的是芯片级soc top的面积，还需要进行IO Ring的面积估算和io ring设计（pad limitted和core limitted两种）。

在这里插入图片描述

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