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spi 发送与接收 移位写法

spi _tx 发送模块 片选信号cs可以在top顶层控制模块产生

`timescale 1ns / 1psmodule spi_rom#(parameter SIZE =  8     
)(input      wire                  clk  ,input      wire                  rst_n,input      wire      [SIZE-1:0]  data ,input      wire                  valid,output     reg                   sck  ,output     wire                  busy ,output     reg                   mosi );
parameter CUNT_MAX = 100   ;
parameter BUSY     = 2'b10 ;
parameter IDEL     = 2'b01 ;reg             fin      ;
reg  [1:0]      state    ;
reg  [10:0]     cunt     ;
reg  [10:0]     cunt_b   ;
reg  [SIZE-1:0] data_r   ; 
assign busy=(state==BUSY)?1'b1:1'b0;
//状态
always @(posedge clk or negedge rst_n) beginif(!rst_n)state<=IDEL;else case (state)IDEL:beginif(valid==1)state<=BUSY;elsestate<=state;endBUSY:beginif(fin==1)state<=IDEL;elsestate<=state;enddefault: ;endcase
end
//计数器
always @(posedge clk) beginif(state==IDEL)cunt<=11'd0;else beginif(cunt==CUNT_MAX-1)cunt<=11'd0;elsecunt<=cunt+1'b1;end
end
//cunt_b
always @(posedge clk ) beginif(state==IDEL)cunt_b<=11'd0;else beginif(cunt==CUNT_MAX-1)cunt_b<=cunt_b+1;elsecunt_b<=cunt_b;end    
end
//fin结束信号
always @(posedge clk ) beginif((cunt_b==SIZE-1)&&(cunt==CUNT_MAX-1))fin<=1'b1;elsefin<=1'b0;
end
//数据的缓存
always @(posedge clk ) beginif(state==IDEL&&valid==1)data_r<=data;else if(state==BUSY&&cunt==CUNT_MAX-2)data_r<=(data_r<<1);elsedata_r<=data_r;
end
//sck的产生
always @(posedge clk ) beginif(state==IDEL)sck<=1'b0;else beginif(cunt_b==SIZE)  //防止sck出现末尾的毛刺sck<=1'b0;else if(cunt<50)sck<=1'b1;elsesck<=1'b0;end
end
//tx的输出
always @(posedge clk ) beginif(state==IDEL)mosi<=1'b0;else beginif(cunt==0)mosi<=data_r[SIZE-1];elsemosi<=mosi;end
end
endmodule

spi_rx

`timescale 1ns / 1psmodule spi_rx#(parameter SIZE  =  8 
)(input                         clk   ,input                         rst_n ,input                         miso  ,input                         sck   ,input                         cs    ,output     reg    [SIZE-1:0]  data  ,output                        vlid  );
reg  [8:0]   cunt_b;
reg  [1:0]   rx_t  ;assign vlid=(cunt_b==SIZE)?1'b1:1'b0;always @(posedge clk ) beginif(!rst_n)rx_t<=2'b00;else rx_t<={rx_t[0],sck};
end
//对下降沿计数
always @(posedge clk ) beginif(!rst_n)cunt_b<=0;else if(cs==0)begin if(vlid==1)cunt_b<=0;else if(rx_t==2'b10)cunt_b<=cunt_b+1'b1;elsecunt_b<=cunt_b;endelsecunt_b<=0;
end
//data
always @(posedge clk ) beginif(cs==0&&rx_t==2'b10)data[0]<=miso;else if(cs==0&&rx_t==2'b01) //先移位再赋值相当于是data<=(data<<1);elsedata<=data;
endendmodule

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