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以太网协议实现——FPGA学习笔记23

news 来源：原创 2025/7/2 23:39:58

一、简介

FPGA千兆网口数据传输MDIO接口——FPGA学习笔记3_yt8531sh原理图-CSDN博客

1、以太网帧类型

2、以太网帧格式

3、以太网MAC帧格式

二、以太网报文

目的IP ：ff ff ff ff ff ff（广播IP地址）类型：ARP （0806）源MAC地址：74 7d 24 92 fb df

单播广播组播

单播：MAC 00 XX XX XX XX XX

组播：MAC 01 XX XX XX XX XX

广播：MAC FF FF FF FF FF FF

三、ARP协议

ARP根据IP地址获取MAC地址的一种TCP/IP协议

1、ARP映射

ARP 映射是指将 IP 地址和 MAC 地址映射起来，分为静态映射和动态映射。
静态映射指手动创建一张 ARP 表，把 IP 地址和 MAC 地址关联起来。手动绑定之后，源主机在通信之前，就可以直接从 ARP 表中直接找到 IP 地址对应的 MAC 地址。

动态映射指使用协议来获取相对应的物理地址，之所以用动态这个词是因为这个过程是自动完成的，一般应用程序的用户或系统管理员不必关心。

2、ARP请求

3、ARP应答

4、免费ARP（检测IP冲突）

5、以太网ARP数据包

6、ARP协议

硬件类型（Hardware type）：硬件地址的类型， 0x0001 表示以太网地址。
协议类型（Protocol type）：要映射的协议地址类型， ARP 协议的上层协议为 IP 协议，因此该协议类型为 IP 协议，其值为 0x0800。
硬件地址长度（Hardware size）：硬件地址（MAC 地址）的长度，以字节为单位。对于以太网上 IP 地址的 ARP 请求或者应答来说，该值为 6。
协议地址长度（Protocol size）： IP 地址的长度，以字节为单位。对于以太网上 IP 地址的 ARP 请求或者应答来说，该值为 4。
OP（Opcode）：操作码，用于表示该数据包为 ARP 请求或者 ARP 应答。 1 表示 ARP 请求， 2 表示 ARP应答。
源 MAC 地址：发送端的硬件地址。
源 IP 地址：发送端的协议（IP）地址，如 192.168.1.102。

目的 MAC 地址：接收端的硬件地址，在 ARP 请求时由于不知道接收端 MAC 地址，因此该字段为广播地址，即 48’hff_ff_ff_ff_ff_ff。
目的 IP 地址：接收端的协议（IP）地址，如 192.168.1.10。

四、RGMII接口

1、接口说明

ETH_TXCTL 和 ETH_RXCTL 控制信号同样采用 DDR 的方式在一个时钟周期内传输两位控制信号，即上升沿发送/接收数据使能（TX_EN/RX_ DV）信号，下降沿发送/接收使能信号与错误信号的异或值（TX_ERR xor TX_EN、 RX_ERR xor RX_DV）。当 RX_DV 为高电平（表示数据有效）， RX_ERR 为低电平（表示数据无错误），则异或的结果值为高电平，因此只有当 ETH_RXCTL和 ETH_TXCTL 信号的上下沿同时为高电平时，发送和接收的数据有效且正确。

2、接口时序

（1）接收时序：

RGMII 发送端口正常模式下，需要满足 TXC 的上下边沿与 TXD 和 TX_CTL 信号的中间位置对齐， TXC 的时钟周期为 8ns，单个高电平或者低电平为 4ns， TXC 相对于 TXD 和TX_CTL 延时约 2ns。

（2）发送时序

RGMII 发送端口延时模式下，需要满足 TXC 的上下边沿与 TXD 和 TX_CTL 信号对齐，相位相同。本次实验 RTL8211FD RGMII 发送端口采用延时模式，其模式由硬件上的特殊引脚外接上下拉电阻进行配置。

五、硬件设计

已做上拉处理，芯片已经处于延时模式，代码中无需在额外添加延时

六、xilinx原语

Xilinx原语——FPGA学习笔记4_fpga 源语作用-CSDN博客

IDDR原语：

    IDDR #(.DDR_CLK_EDGE   ("SAME_EDGE_PIPELINED"    ),    //模式选择.INIT_Q1        (1'b0                     ),    //设置初值.INIT_Q2        (1'b0                     ),    //设置初值.SRTYPE         ("SYNC"                   )     //复位  同步/异步)   IDDR_u0     (   .Q1             (w_rec_data[rxd_i]          ), // 1-bit output for positive edge of clock .Q2             (w_rec_data[rxd_i +4]       ), // 1-bit output for negative edge of clock.C              (w_rxc_bufio                ),    //时钟.CE             (1                          ),    //输入时钟使能.D              (w_rxd_idly[rxd_i]          ),    //输入管脚.R              (0                          ),    //复位.S              (0                          )     //置位);

ODDR原语：

ODDR #(.DDR_CLK_EDGE    ("OPPOSITE_EDGE"       ),    //模式配置.INIT            (1'b0                  ),    //初值.SRTYPE          ("SYNC"                )     //复位   同步/异步
) 
ODDR_u 
(.Q               (o_txd[txd_i]          ),    //输出数据.C               (w_txc                 ),    //输入时钟.CE              (1                     ),    //时钟输入使能.D1              (w_send_d1[txd_i]      ),    //数据1  上升沿.D2              (w_send_d2[txd_i]      ),    //数据2  下降沿.R               (0                     ),    //复位.S               (0                     )     //置数
);

IDLAY：

七、程序设计

1、RGMII2GMII

（1）RX

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2024/12/14 21:19:29
// Design Name: 
// Module Name: rgmii_rx
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//module rgmii_rx(input           idelay_clk      ,   //200M//以太网RGMII接口   input           rgmii_rxc       ,   //RGMII接收时钟input           rgmii_rx_ctl    ,   //RGMII接收数据控制信号input   [3:0]   rgmii_rxd       ,   //RGMII接收数据//以太网GMII接口    output          gmii_rx_clk     ,   //GMII接收时钟output          gmii_rx_dv      ,   //GMII接收数据有效信号output  [7:0]   gmii_rxd            //GMII接收数据);parameter   IDELAY_VALUE = 0;wire        rgmi

以太网协议实现——FPGA学习笔记23

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科技创新数智未来｜清科·沙丘投研院走进竹云

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目录一、根据名字进行自动装配--byName 二、根据类型进行自动装配 byType 本文章主要是介绍spring的自动装配机制， 用代码演示spring如何根据名字进行自动装配、如何根据类型进行自动装配。代码演示，通俗易懂。一、根据名字进行自动装配--byName Us…...

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